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南臺科技大學 光電工程系 許進明所指導 劉彥齊的 多層預裂型ITO薄膜彎曲裂化對水氣穿透率影響之研究 （2021），提出Samsung Z Flip 5關鍵因素是什麼，來自於氧化銦錫、彎曲機械強度、水氧穿透率。
而第二篇論文國立清華大學 電機工程學系 張孟凡所指導 李俊穎的 基於記憶體安全相關應用之低峰值低能耗多位元電流感測放大器及內嵌式高面積效率近記憶體運算功能電路 （2020），提出因為有 記憶體、安全相關應用、多位元電流感測放大器、近記憶體運算的重點而找出了 Samsung Z Flip 5的解答。
Samsung Z Flip 5進入發燒排行的影片
https://gigazine.net/news/20210925-galaxy-z-fold-flip-3-5g-docomo-battery/
Samsungの折りたたみ型スマホ「Galaxy Z Fold3 5G」「Flip3 5G」はバッテリーの持ちはどれくらいなのか？実際に調べてみた - GIGAZINE
多層預裂型ITO薄膜彎曲裂化對水氣穿透率影響之研究
為了解決Samsung Z Flip 5 的問題，作者劉彥齊 這樣論述：
軟性有機發光二極體(OLED) 具有輕、薄、可彎曲、不易脆裂等等符合人性化的優勢，能融入如軟性太陽能電池(Solar Cells)、汽機車車燈、穿戴裝置、區域照明等應用，ITO透明導電膜被廣泛使用的，但是在過度彎曲時會因為應力與應變產生龜裂，造成其電性劣化且不穩定，而裂紋也會對阻氣產生影響，因此開發具優良彎曲機強度且具有一定阻氣能力的透明導電膜是必要的。 本研究欲藉由使用預裂型ITO薄膜分析薄膜彎曲裂化與水氣穿透情形之關係。研究方法是製作5層的預裂/堆疊ITO薄膜，總厚度為200nm，在鍍膜過程中使用彎曲鍍膜，並對每一鍍層進行預裂，彎曲鍍膜半徑設計為6~12mm，而預裂半徑也設定為6
~12mm，完成後之5層預裂型ITO薄膜進行150 oC 1hr的熱退火，量測動態彎曲測試ITO膜的阻抗，使用光學鈣測試法觀察薄膜劣化之水氣穿透情形，並由隨時間變化之光穿透率計算WVTR值。 研究結果顯示，當5層預裂型ITO薄膜的預裂半徑(PC)與鍍膜彎曲半徑(SC)為 PC/SC=8mm/8mm時，ITO薄膜可以得到最佳的彎曲機械強度，在1000次半徑13mm的彎曲測試後，其電阻值變化率(ΔR/Ro)可以由單層99%下降到30%，在光學鈣測試法的觀察中得知，5層預裂型ITO薄膜的水氣穿透路徑主要為裂痕，而且裂痕的密度越高鈣膜氧化速度越快，顯示裂痕密度與水氣穿透率有相對應性，在PC/SC
=10mm/10mm條件下的WVTR值為9.04 〖×10〗^(-1) g/m²/day相比單層 1.31 g/m²/day，水氣穿透率有下降的趨勢，所以使用五層預裂型ITO有助於同時改善彎曲機械特性與阻氣率。
基於記憶體安全相關應用之低峰值低能耗多位元電流感測放大器及內嵌式高面積效率近記憶體運算功能電路
為了解決Samsung Z Flip 5 的問題，作者李俊穎 這樣論述：
目前非揮發性記憶體的發展在記憶體市場上具有龐大的潛力，現今以快閃記憶體為最大宗，然而快閃記憶體需要在高電壓下才能進行寫入和抹除資料，且操作速度較慢並且難以隨著先進製程一直微縮。因此，下世代新型的非揮發性記憶體如STT-MRAM，ReRAM等，可以在低電壓下操作且有百倍以上的操作速度，成為了取代快閃記憶體的選擇並應用在各式各樣需要高速運算的終端裝置上。而現今許多終端設備與機器上，對於資料安全防護的意識與需求越來越高，這些裝置多數使用安全散列算法（SHA）或進階加密標準（AES）演算法將內部的資料以及明文進行數據加密。而這些操作需要高速的讀取速度和可以搭配wide-IO的非揮發性記憶體（NVM）
來實現高讀取帶寬。此外，為了減少傳統馮紐曼(Von Neumann)架構運算中大量的資料搬移，在記憶體內放置運算單元的近記憶體運算 (Near memory computing)可以有效降低安全相關演算法的運算時間以及功耗。自旋力矩轉移-磁阻式隨機存取記憶體（STT-MRAM）是主要用於先進製程節點的on-chip非揮發性記憶體，有著現在非揮發性記憶體中最快的讀取速度。但是，它需要具備小偏移量的感測放大器才能容忍微小的穿隧式磁阻比例(TMR-Ratio)來進行穩定的讀取，會造成大量的面積消耗和讀取能量（ERD）。因此設計一個高讀取帶寬、安全相關自旋力矩轉移-磁阻式隨機存取記憶體運算巨集主要面臨
的挑戰有：1. 使用大量的感測放大器進行平行讀取，可實現較短的讀取時間，但會導致峰值電流（IPEAK）提高和消耗大量面積和能量。若使用較少數目的感測放大器依序讀取多位元可減少高峰值電流和面積及能量消耗，但會導致較長的讀取時間進而降低讀取帶寬。2. 具有較高峰值電流的自旋力矩轉移-磁阻式隨機存取記憶體巨集會降低晶片的電源穩定性，可能會導致同一晶片上對雜訊敏感的區塊出現故障。3. 傳統的記憶體-邏輯單元分離架構於非揮發性記憶體的安全邏輯運算會導致較長的延遲時間 (wide-IO讀取及觸發器做移位/旋轉位元需要兩個週期)，以及消耗額外的面積跟能量。本論文主要討論自旋力矩轉移-磁阻式
隨機存取記憶體在高帶寬讀取中的出現的問題，以及傳統馮紐曼架構的效能瓶頸，並提出結合了低能耗多位元電流感測放大器（LEMB-CSA）以及高面積效率近記憶體運算之電路。放大器具有電流裕度持續增強、製程變異容忍、小面積、低峰值電流、低能耗的特性；而內嵌於感測放大器之下的近記憶體運算電路具有高面積效率以及低功耗的表現，有效解決了前面所提到的設計挑戰。在台積電22 奈米製程分析下，我們提出的讀取架構相較於傳統電流感測放大器可有35.2%的良率改善且多容忍80%的穿隧式磁阻比例。此外，減少的參考電流數量和流水線電流採樣方式使我們提出的感測放大器的能耗相較於2020年ISSCC發表的多位元電流感測放大器減少
了36.4％，峰值電流降低了40％，可容忍之偏移量提升1.3倍，而僅付出相對於傳統電流感測放大器(並行感測) 18.2％讀取速度的代價。而我們提出的近記憶體運算電路可以減少33.3%的面積消耗和48.8%的功耗，並可以結合電流感測放大器的讀取操作，在一個工作週期內完成移位/旋轉位元的邏輯運算。最後，我們與台積電合作在22奈米以及28奈米的CMOS工藝中實做並驗證我們提出的架構，本篇的量測驗證以28奈米的記憶體測試巨集為主，在VDD = 0.9伏特時，8個位元的讀取速度 = 3.12奈秒(ns)，而在感測8位元+完成1位元移位/旋轉的近記憶體運算模式中為3.29奈秒(ns)，僅額外多消耗了0.1
7奈秒(ns)。